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推动未来发展:最小的全数字电路为下一代5纳米半导体打开了大门
2020-02-17

TechXplore网站2020210日报道】东京工业大学和Socionext公司的科学家们设计了世界上最小的全数字锁相环(PLL)。锁相环在几乎所有数字应用中都是关键的时钟电路,缩小锁相环的尺寸并提高其性能是实现下一代半导体技术发展的必要步骤。

人工智能、5G蜂窝通信和物联网等新技术的进步有望给社会带来革命性的变化。但要做到这一点,高性能的片上系统(SoC)——一种集成电路设备——是必不可少的。而锁相环(PLL)就是SoC器件的核心组成部分,它是一种与参考振荡频率同步并输出相同或更高频率信号的电路。锁相环产生“时钟信号”,其振荡能充当节拍器,为数字设备的同步运行提供精确的时间参考。

为了实现高性能的SoC器件,半导体电子器件的制造工艺必须变得更加复杂。实现数字电路的面积越小,设备的性能越好。制造商一直在竞相开发越来越小的半导体。7纳米半导体(相比于其前身10纳米半导体有了巨大的进步)已经得到了应用,而制造下一代5纳米半导体的方法也正处于研究当中。

然而,此方面的努力遇到了一个重要的技术瓶颈。现有的锁相环需要模拟元件,这些元件通常体积庞大,而且在设计上难以缩小。

Kenichi Okada教授领导的东京工业大学和Socionext公司的科学家们解决了这个问题,他们实现了一种“可综合”分数分频锁相环,这种锁相环只需要数字逻辑门,而不需要庞大的模拟组件,因此很容易在传统的小型化集成电路中使用。

Kenichi Okada和他的团队使用了多种技术来减少传输数字信号时所需的面积、功耗和不必要的时间波动。为了减少面积,他们使用了一个环形振荡器,这是一种易于缩小体积的紧凑型振荡器。为了抑制抖动,他们使用“注入锁定”技术来降低环形振荡器的相位噪声(信号中的随机波动),改技术是一种将振荡器与单一或多个频率接近振荡器频率的外部信号同步的过程。而较低的相位噪声反过来又降低了器件功耗。

这种可综合锁相环的设计在许多重要方面都超过了目前最先进的锁相环。它以最低的功耗和最小的面积实现了最佳的抖动性能(如图所示)。Okada表示:“整个PLL实现了一种具有单一电源的布局,其核心区面积仅为0.0036平方毫米。”此外,它可以使用标准的数字设计工具进行构建,从而实现快速、省力、低成本的生产,使其具有商业可行性。

这种可综合的锁相环可以很容易地集成到全数字SoC的设计中,并具有商业可行性,这也使得它的发展将能极大的促进5纳米半导体的研发,进而更好地满足人工智能、物联网等尖端应用对于高性能和低功耗的关键需求。更重要的是,这项研究的实际贡献超出了这些可能性。Okada表示:“我们的工作证明了可综合电路的潜力。采用这种设计方法,也可以使其他的SoC构件模块被综合,如数据转换器、电源管理电路和无线收发器。这将大大提高设计效率,并大大减少设计工作。”东京工业大学Socionext公司将继续在这一领域展开合作,以推进电子设备的微型化,从而实现新一代技术。(国家工业信息安全发展研究中心 刘彧宽)

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